Le concept qu'implémente Chisel est clairement un pas en avant. Après y avoir goûter, il m'est devenu impossible de refaire du VHDL/Verilog tellement ces 2 langages sont primitif et, désolé du terme, "abrutissant".
Mais Chisel a quand même de gros défaut de conception :
- Typage faible pour de la conception hardware (auto cast, auto resize), ce qui reporte la découverte de beaucoup d'erreurs de codage à la simulation.
- Syntax pas top (la déclaration des IO, et d'autres limitation dans l'utilisation de la DSL internes)
- Support des clock domain pas terrible
- Pas de réel support pour les énumerations
- Pas de support pour les attributs Verilogs
- Impossibilités d'assigner partiellement des signaux combinatoire
- Affichage des erreurs indéchiffrable (surtout quand on commence a exploiter pleinement les possibilités du langage)
- Et plain d'autre soucis
D'un coter Chisel est quel que chose de super enthousiasment, mais d'un autres, c'est dommage de passé du VHDL/Verilog à Chisel, alors que l'idée derrière Chisel aurai clairement pu être bien mieux implémentée.
Et quand a leur capacités de corriger la plupart de ces problèmes je doute, malgré une troisième itération (Chisel 3.0) la grande majorité des soucis que j'ai eu avec Chisel 2.0 ont persisté.
[^] # Re: spectre ?
Posté par Dolu . En réponse au journal NaxRiscv, un CPU rapide open source. Évalué à 6.
Spectre sur NaxRiscv (avant que la faille ne soit comblé) :
- https://spinalhdl.github.io/NaxRiscv-Rtd/main/NaxRiscv/misc/index.html#security
[^] # Re: Interressant
Posté par Dolu . En réponse au journal De retour du 4e workshop RISC-V. Évalué à 2.
Le concept qu'implémente Chisel est clairement un pas en avant. Après y avoir goûter, il m'est devenu impossible de refaire du VHDL/Verilog tellement ces 2 langages sont primitif et, désolé du terme, "abrutissant".
Mais Chisel a quand même de gros défaut de conception :
- Typage faible pour de la conception hardware (auto cast, auto resize), ce qui reporte la découverte de beaucoup d'erreurs de codage à la simulation.
- Syntax pas top (la déclaration des IO, et d'autres limitation dans l'utilisation de la DSL internes)
- Support des clock domain pas terrible
- Pas de réel support pour les énumerations
- Pas de support pour les attributs Verilogs
- Impossibilités d'assigner partiellement des signaux combinatoire
- Affichage des erreurs indéchiffrable (surtout quand on commence a exploiter pleinement les possibilités du langage)
- Et plain d'autre soucis
D'un coter Chisel est quel que chose de super enthousiasment, mais d'un autres, c'est dommage de passé du VHDL/Verilog à Chisel, alors que l'idée derrière Chisel aurai clairement pu être bien mieux implémentée.
Et quand a leur capacités de corriger la plupart de ces problèmes je doute, malgré une troisième itération (Chisel 3.0) la grande majorité des soucis que j'ai eu avec Chisel 2.0 ont persisté.
Désolé pour tout se pessimisme XD