Yosys est devenu le pivot opensource du développement des circuits intégrés FPGA et ASIC.
Le 27 septembre 2021 a été publiée la nouvelle version 0.10 de Yosys sur l’hébergeur de gestionnaire de versions GitHub.
Cette sortie tardive (la 0.9 date de 2019) est l’occasion de parler de ce logiciel libre de synthèse Verilog, pivot de la libération des FPGA (et des ASIC). Plutôt que de simplement présenter les changements nous allons présenter le logiciel et le principe de la synthèse «RTL».
…à ma connaissance (la dernière fois que j'ai regardé, il n'y en avait pas d'autres)
Camarades moules,
Aujourd'hui est un grand jour pour moi, pour la communauté Libre et enfin pour l'Humanité. Oui, rien que ça. En effet, je viens de valider en simulation au niveau porte logique (gate-level simulation en anglais, j'ignore la traduction exacte) le premier cœur FPGA Libre basé sur ma propre architecture.
Mais avant d'aller plus loin, un peu de contexte.
L’annonce a été faite mardi 16 octobre par W. Clifford : la version 0.8 de Yosis, un logiciel libre de synthèse Verilog est sortie.
Dans le processus de développement FPGA/ASIC la synthèse est l’étape de conversion du modèle matériel simulé en « netlist RTL », d’où l’on peut dériver le circuit réel.
IceStudio est un logiciel graphique permettant de concevoir un design FPGA à la manière d’un schéma électronique. Le logiciel est encore largement expérimental et centré sur les FPGA ice40 de chez lattice. Écrit en JavaScript autour de Nodejs, le logiciel permet de dessiner son projet au moyen de blocs reliés entre eux par des signaux.
IceStudio est sous licence GPLv2.
NdM : à noter, ce projet bénéficie d'un soutien du fabricant espagnol BQ (connu également pour fournir des matériels avec Ubuntu pré-installée)
Développer sur FPGA est très frustrant pour un libriste. Les fondeurs de FPGA ne fournissant pas les spécifications de leurs composants, il n’existait pas jusqu’à présent d'outils open sources pour générer les binaires de configuration appelés «bitstream».
Du coup c'est toute la chaîne de développement qui est compromise : pas d'outils de synthèse HDL, pas d'outils de placement routage, …
Il existe bien des projets universitaires comme VPR, RapidSmith ou ABC. Mais ces outils ne permettent de réaliser (…)