La nouvelle est tombée cette semaine sur la liste de diffusion du projet. La version 2.1.0 de WaveDrom vient de sortir.
WaveDrom est un « standard » JavaScript permettant de décrire des chronogrammes sous forme de texte. La bibliothèque JavaScript se chargeant de convertir cette description texte en image SVG.
Voici une excellente nouvelle pour la conception des composants électroniques numériques : la version 1.1 de Cocotb est sortie, la nouvelle vient de tomber sur la liste de diffusion de Cocotb.
C’est une grande nouvelle pour cette bibliothèque Python de co‐simulation HDL, sous licence BSD modifiée. En effet, malgré le travail de cinquante contributeurs, elle était bloquée dans sa version 1.0 depuis plus de quatre ans maintenant. La nouvelle organisation qui vient d’être mise en place devrait garantir la pérennité de Cocotb.
2018 aura été l’année du RISC-V. Ce jeu d’instructions libre existait bien sûr avant 2018, puisqu’il a été créé en 2010, mais c’est véritablement en 2018 qu’il aura pris son envol.
Entendons‐nous bien, le RISC-V, pour Reduced Instructions Set Computing version V, n’est pas un microprocesseur. C’est une définition du jeu d’instructions ainsi que des registres internes du processeur. Bref, cela doit être vu comme une standardisation open‐source du langage d’un processeur. Libre aux fondeurs de développer leurs architectures de processeur compatible RISC-V. Il définit les instructions assembleur et leurs formats (codage) mais il ne définit pas le nombre d’étages de pipelines, comment est gérée la prédiction de branche ni le format de bus de données et d’instructions. Tout cela relève de l’implémentation.
L’annonce a été faite mardi 16 octobre par W. Clifford : la version 0.8 de Yosis, un logiciel libre de synthèse Verilog est sortie.
Dans le processus de développement FPGA/ASIC la synthèse est l’étape de conversion du modèle matériel simulé en « netlist RTL », d’où l’on peut dériver le circuit réel.
La version 4.002 de Verilator a été annoncée à la conférence ORConf2018 en Pologne.
Verilator est sans conteste le simulateur HDL open source le plus rapide du « marché ». Il permet de simuler des porte‐grammes écrits en Verilog synthétisable.
N. D. M : Le Verilog HDL est un « langage de description matériel de circuits logiques en électronique », le FPGA est un « circuit intégré logique qui peut être reprogrammé », Xilinx une entreprise américaine de semi‐conducteurs, et le bitstream est utilisé pour décrire une configuration à charger dans un FPGA.
Comme le projet IceStorm qui permet de générer des bitstreams à partir du Verilog vers les FPGA ICE40 de Lattice est maintenant très avancé, W.Clifford se lance avec d’autres dans la rétro‐ingénierie des FPGA de la Série 7 de Xilinx.
Pour cela, un nouveau projet nommé SymbiFlow est créé pour fédérer les différents outils permettant de développer autour des FPGA de Xilinx. L’objectif à terme étant d’intégrer également les ICE40 à SymbiFlow.
Le projet inclut un sous‐projet nommé sobrement Project X-Ray permettant de documenter les différents éléments du FPGA Artix7 sous forme de carte en ASCII et HTML. Ce sous‐projet vise également à fournir des outils permettant de piloter Vivado avec des designs simplistes pour sortir des statistiques sur les bitstreams générés et approfondir la documentation.
Un des gros changements de SymbiFlow par rapport à Icestorm est la volonté de migrer le placement‐routage de Arachne-pnr vers VPR. Un sous‐projet de VTR développé depuis bien plus longtemps que Arachne-pnr.
Vu le succès remporté par le projet IceStorm, avec la quasi totalité des FPGA ICE40 documentés ainsi que leurs timings, on peut espérer voir arriver rapidement une chaîne de développement libre pour les FPGA de la Série 7 de Xilinx. Et voir ainsi le développement open source sur FPGA devenir une réalité.
Jonathan Bachrach vient de l’annoncer sur la liste de diffusion chisel-user : le premier instantané de Chisel 3 est officiellement sorti.
Chisel est un langage de description matériel (HDL) basé sur le langage Scala. Le langage n’étant pas reconnu par les principaux logiciels de synthèse, il génère du langage Verilog synthétisable à la « compilation ».
IceStudio est un logiciel graphique permettant de concevoir un design FPGA à la manière d’un schéma électronique. Le logiciel est encore largement expérimental et centré sur les FPGA ice40 de chez lattice. Écrit en JavaScript autour de Nodejs, le logiciel permet de dessiner son projet au moyen de blocs reliés entre eux par des signaux.
IceStudio est sous licence GPLv2.
NdM : à noter, ce projet bénéficie d'un soutien du fabricant espagnol BQ (connu également pour fournir des matériels avec Ubuntu pré-installée)
L'objectif du projet danois « Copenhagen Suborbitals » est de construire une fusée capable de propulser un être humain dans l'espace via un vol « suborbital ». Le vol de type parabolique propulsera l'humain au-delà de la frontière spatiale de 100 km d'altitude.
Quel est donc l'intérêt de ce projet, si l'on sait envoyer des humains dans l'espace depuis longtemps ? La spécificité de ce projet est qu'il est réalisé par un groupe d'ingénieurs qui compte publier tous les plans de leur fusée pour que l'expérience puisse être reproduite aux quatre coins du monde. Tous les plans seront donc diffusés dans la limite des lois européennes sur l'exportation.
D'après l'historique que l'on trouve sur le site Internet, le projet a commencé il y a trois ans environ et fonctionne grâce à une campagne de dons annuelle. La première tentative de lancement avec un mannequin à bord en septembre 2010 fut annulée pour des problèmes techniques et reportée à début juin 2011.
Sputnik, la plate-forme flottante de lancement est désormais équipée de son lanceur Tycho Brahe et sera mise à l'eau le samedi 14 mai. La plate-forme va ensuite s'acheminer vers sa zone de lancement en mer dans la zone militaire ESD138/139.
La fenêtre de lancement est prévue entre le 1er et le 14 juin et le déroulement des opérations peut-être suivi sur la page de la campagne de tir 2011.
La communauté OpenCores est maintenant une référence dans le domaine du hardware libre. Leur site héberge de nombreux projets de composants libres essentiellement sous forme de code HDL synthétisable sur des FPGA.
Depuis quelques années maintenant les membres de cette communauté développent une architecture générique de microprocesseur 32/64bits nommée OpenRISC1000. L'architecture est maintenant relativement mature, et est utilisable sur de nombreux types de FPGA. L'architecture est déjà gérée par GCC et Linux.
OpenCore veut maintenant passer à la vitesse supérieure en lançant une véritable production de ce processeur. L'objectif étant de proposer un processeur à très bas coût avec des performances (vitesse/consommation) bien meilleures que les versions sur FPGA.