Non vraiment, c'est absolument n'importe quoi. Il est totalement impossible de sortir d'une opération d'un CPU. Les latences énormes ne sont pas compatibles.
Bref, tu perds tout l'intérêt des FPGA : I/O nombreuses, calcul parallélisé, etc. Je ne comprends pas l'intérêt de ton modèle.
J'ai travaillé sur des SoC. Il y avait un accélérateur de crypto. Il était bien plus rapide le CPU arm… la plupart du temps. Comme c'est un élément externe, avant de lancer un calcul il faut le programmer, si le paquet à chiffrer est petit, autant le faire directement sur le cpu, c'est plus rapide. Ainsi le code en fonction de la taille du paquet utilise l'accélérateur ou non. Ensuite, c'est pratique un accélérateur AES, mais il existe une pléthore de mode d'utilisation qui n'était pas tous inclus.
De l'autre côté, Intel a ajouté 4 instructions et des registres 256 bits à ces cpu, elle correspond au cœur de calcul AES, les "modes" étaient faits avec les instructions classiques. Ainsi, intel a multiplié par 10 ses performances AES, dans tous les cas !
Les instructions spécialisées sont aussi bien plus simples à utiliser qu'un core externe : il suffit d'avoir un compilateur pour générer le bon code.
Pour utiliser un core spécialisé, il faut écrire un driver pour l'OS, il faut modifier la façon de travailler de certaine librairie pour transmettre et récupérer les blocs traités. Les temps de mise en route ne sont pas nuls, la gestion d'énergie peut être complexe. Il faut aussi trouver un moyen de partager l'accès à la ressource entre 2 logiciels utilisant la fonctionnalité.
Le problème évident des instructions spécialisées, c'est que l'on ne peut pas toutes les faire. Il faut choisir. Plusieurs instructions FPGA permettrait de faire certain traitement dédié rapidement. On peut imaginer plusieurs multiplieurs dans ce bloc.
Oui, les IOs ici ne rentrent pas en compte. Pour la puissance de calcul d'un FPGA, on peut en général utiliser des centaines de multiplieurs 16 bits (on est loin de float64), mais la complexité va être dans l'accès à la RAM et/ou à un autre CPU pour des besoins de communication sur IP ou sans fils par exemple.
On parle beaucoup de FPGA dans des applications de traitement du signal, mais finalement on utilise beaucoup de DSP pour ça, car c'est plus simple à utiliser.C'est plus flexible et des fréquences plus hautes, surtout si le problème est l'accès mémoire bien plus complet sur un cpu. Aujourd'hui, on peut même utiliser des cpu classique pour avoir un support d'OS plus aboutit (cas typique du lecteur MP3 ou l'on est passé de DSP spécialisé à des minuscules ARM)
Je suis donc persuadé que si le sujet n'avance pas, c'est que nos dirigeants n'ont pas envie que cela change
C'est facile, on veut pouvoir que nos sociétés exportatrices payent des impôts en France et non dans les pays de vente. Le problème n'est pas les GAFA mais la manière de fonctionner des sociétés exportatrices. Je fais du business dans un pays, mais je produit dans un autre. Sauf qu’aujourd’hui, elles peuvent choisir où enregistrer leur profit !
Il y a des projets de "lissage" pour répartir les gain, mais aussi les couts de production. Il faut une consolidation mondiale et une règle de répartition des bénéfices. L'OCDE travaille dessus, l'ACIS, et l'ACCIS était un projet européen mais repoussé par la France et l'Allemagne qui y trouve donc leur compte. Des petits pays comme les Pays Bas perdront 30% de leur IS, car l'activité ne se trouve pas dans ce pays.
Si cela respecte "correctement la cohérence des caches, et en s'arrangeant pour respecter les mappings de la MMU." ce n'est pas simple du tout.
Je propose simplement de rajouter un bloc de calcul à coté de l'ALU qui soit un FPGA. L'intéret est que l'état (les donnés, les registres) sont géré par le CPU, ce qui enlève 90% de la complexité. Par contre, cela met une contrainte énorme sur la vitesse du bloc et sur ce qui l'est possible de faire (pas de stoquage d'information, sauf pipeline)
En gros, ton ALU simple prend 2 entrées en provenance de la mémoire ou des registres et une sortie qui sera redirigé. Le FPGA a les mêmes IOs, mais il est programmable ainsi le cpu peut avoir une instruction spécialisée (cf les 4 instructions AES d'intel, etc…).
Concernant le CRC, il y a une instruction prévu pour dans le jeu d'instruction Intel (voir page 334)
Si tu regardes bien, c'est un CRC bien précis (polynomial 11EDC6F41H), et l'instruction ne sert à rien pour un autre polynôme. Avec un bout de FPGA tu peux faire ce que tu veux.
De ce que je vois, ils n'ont pas rajouté d'instructions mais ont tout simplement utilisés les instructions vectoriels de calcul pour faire des maths sur des matrices.
Ne pas oublier que dans ce contexte, vectoriel n'a pas la définition mathématique de "matrice dont l'une des dimensions est de cardinal 1" (ou quelque soit la bonne manière de le formuler) mais "instruction agissant sur plusieurs données à la fois".
Oui mais ce n'était pas vraiment le cas jusqu'à présent. Par exemple, le load multiple est très récent (un vecteur d'adresse pour un vecteur de résultat, et non une seul adresse pour chargé 4 valeurs). Idem pour les fonctions de réduction, comme additionner les 4 valeurs d'un même vecteur entre elles.
Hors, jusque là, les designs de processeurs était courant mais pas ceux de FPGA ;)
Justement, open risc est à la mode, donc ajouté plusieurs opération "FPGA" doit maintenant être possible. Cela serait génial d'ajouter la gestion du multicycle et du pipeline.
Il y a plein d'instructions spécialisées comme des CRC, des hash, toutes ne peuvent pas être dans un jeu d'instruction. Si j'ai bien compris le principe de tensorflow de google, ils ont simplement ajouter à un jeu d'instruction vectoriel, un jeu d'instruction matriciel (le vecteur de 4 peut aussi être une matrice 2*2)
Oula rien à voir. Les cpu softcore sont géniaux pour tout ce qui est "Control lent" et complexe, type méga grosse machine d'état. D'ailleurs d'un point de vue hardware, elle pourrait être plus rapide mais pas forcément plus petit qu'un softcore + son programme. (mon premier stage de conception en 2000 était justement de remplacer une machine d'état par un petit risc, on est passé de 7k portes à 3k.)
Non, je pensais à l'inverse : tu prends un CPU classique Leon ou OpenRisc. Je suis persuadé qu'il existe des opcodes libres pour de futurs extension, ainsi tu rajoutes quelques instructions. Celles-ci sont réalisées par un bloc FPGA dans le CPU qui est à coté de l'ALU et du load/store. En gros, au lieu d'avoir un bloc externe complexe, tu as simplement un nouveau bloc d'opération. Dans ton cas simple, tu peux ainsi faire des pack/unpack dédié pour un processeur réseau par exemple. L'idée est de faire le cœur de calcul dans le FPGA et laisser gérer le reste par le cpu (IO, MUL, LOAD/STORE).
L'énorme contrainte est que ton FPGA doit être assez rapide pour ne pas trop ralentir le reste du CPU. Si ton pack/unpack prend 5 cycles cpu, mais 1 avec ton FPGA, si le FPGA est 5 fois plus lent, c'est inutile.
Je pense toujours qu'une instruction dédiée est toujours plus efficace qu'un "core" externe : pas de communication en plus, pas de code OS spécialisé. Il suffit de faire générer la bonne instruction assembleur par le compilateur. Un "driver" ne serait utile que pour changer le contenu du FPGA.
Oui, j'imagine qu'il faut commencer par une chaîne logicielle complète avant de complexifier.
C'est vrai aussi que ton IP peut se tester dans un autre FPGA :)
Ton IP a plein d'application potentiel comme du hardware dédié programmable dans un SoC par exemple. Le problème est toujours le rapport entre prix/flexibilité/puissance de calcul exploitable : accès à la DRAM facile ou pas, accès à des IOs, accès des DMA, connectivité avec un cpu ou pas. D'ailleurs, je me demande si quelqu'un à déjà penser à faire un bloc de calcul de cpu à base de FPGA ou si c'est trop lent (avantage: pas d'IO dédié, pas de drivers d'OS dédié, partage de ressource utilisant les registres CPU déjà gérés).
Il existe des programmes universitaires qui peuvent avoir accès à des fabrications de chip groupé. cf https://mycmp.fr/ L'idéal serait de bosser avec un labo pour faire un chip de démonstration (couplé avec un openrisc ?).
Au niveau de la cellule de FPGA, pourquoi ne pas avoir ajouter une "alu" c'est une des premières optimisations qui est ajouté, pour augmenter la vitesse des fonctions mathématiques.
Vu les difficultés pour 3 bouts de réformes à s'imposer (en 92 ?), il faudrait refaire une orthographe plus phonétique avec des règles "carrés" uniforme. A l'époque, il avait essayé de "franciser" des orthographes étrangères (genre le "ph" en "f"), virer le "", etc…
Mais comme d'habitude, il y a eu la levé de bouclier de ceux qui en avait chier dans leur enfance et ne voulait pas perdre cette avantage compétitif qu'est la maîtrise de l'orthographe.
c'est pas le sujet. Le sujet c'est BFM qui ralent d'un 4ième opérateur, ou d'une chaine de télé suplémentaire, alors que le problème ne viendrait pas à l'esprit pour n'importe quels autres produits.
C'est marrant aussi dans la bouche de BFM, quand il disait qu'un 4ième opérateur allait tuer les investissements, alors que l'inverse à eu lieu, ou encore lors de la création de nouvelles chaines de télé. Qui demanderait à l'état d'intervenir sur le marché automobile qui aurait trop de modèle à disposition ?
Pas seulement. J'ai souvenir du transfert d'un objet c++ qui représentait un document à un objet en Java, le modèle java était 10x plus gros.
Cela peut s'expliquer par le boxing assez systématique en Java (structure tout seul avec un pointeur dessus, et non directement embarqué dans l'objet parent), donc plein de pointeur partout en plus.
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 1.
Non vraiment, c'est absolument n'importe quoi. Il est totalement impossible de sortir d'une opération d'un CPU. Les latences énormes ne sont pas compatibles.
"La première sécurité est la liberté"
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 2.
C'est sûr que l'instruction choisi ne peut pas beaucoup bougé. Mais dans le cas d'un code embarqué le CPU fait une seul chose en général.
De toutes façon, la reconfiguration à la volée n'a jamais vraiment décollé dans les FPGA.
"La première sécurité est la liberté"
[^] # Re: Pourquoi en faire une dépêche ?
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche k1g1 : le premier FPGA Libre…. Évalué à 10.
Profites de ton succès, et ne mets pas en marche le syndrome de l'imposteur !
"La première sécurité est la liberté"
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 3.
J'ai travaillé sur des SoC. Il y avait un accélérateur de crypto. Il était bien plus rapide le CPU arm… la plupart du temps. Comme c'est un élément externe, avant de lancer un calcul il faut le programmer, si le paquet à chiffrer est petit, autant le faire directement sur le cpu, c'est plus rapide. Ainsi le code en fonction de la taille du paquet utilise l'accélérateur ou non. Ensuite, c'est pratique un accélérateur AES, mais il existe une pléthore de mode d'utilisation qui n'était pas tous inclus.
De l'autre côté, Intel a ajouté 4 instructions et des registres 256 bits à ces cpu, elle correspond au cœur de calcul AES, les "modes" étaient faits avec les instructions classiques. Ainsi, intel a multiplié par 10 ses performances AES, dans tous les cas !
Les instructions spécialisées sont aussi bien plus simples à utiliser qu'un core externe : il suffit d'avoir un compilateur pour générer le bon code.
Pour utiliser un core spécialisé, il faut écrire un driver pour l'OS, il faut modifier la façon de travailler de certaine librairie pour transmettre et récupérer les blocs traités. Les temps de mise en route ne sont pas nuls, la gestion d'énergie peut être complexe. Il faut aussi trouver un moyen de partager l'accès à la ressource entre 2 logiciels utilisant la fonctionnalité.
Le problème évident des instructions spécialisées, c'est que l'on ne peut pas toutes les faire. Il faut choisir. Plusieurs instructions FPGA permettrait de faire certain traitement dédié rapidement. On peut imaginer plusieurs multiplieurs dans ce bloc.
Oui, les IOs ici ne rentrent pas en compte. Pour la puissance de calcul d'un FPGA, on peut en général utiliser des centaines de multiplieurs 16 bits (on est loin de float64), mais la complexité va être dans l'accès à la RAM et/ou à un autre CPU pour des besoins de communication sur IP ou sans fils par exemple.
On parle beaucoup de FPGA dans des applications de traitement du signal, mais finalement on utilise beaucoup de DSP pour ça, car c'est plus simple à utiliser.C'est plus flexible et des fréquences plus hautes, surtout si le problème est l'accès mémoire bien plus complet sur un cpu. Aujourd'hui, on peut même utiliser des cpu classique pour avoir un support d'OS plus aboutit (cas typique du lecteur MP3 ou l'on est passé de DSP spécialisé à des minuscules ARM)
"La première sécurité est la liberté"
[^] # Re: Si on arrêtait le mensonge et la diffamation ?
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Meta‑Press.es : un méta‑moteur de recherche pour la presse dans votre navigateur. Évalué à 4.
C'est facile, on veut pouvoir que nos sociétés exportatrices payent des impôts en France et non dans les pays de vente. Le problème n'est pas les GAFA mais la manière de fonctionner des sociétés exportatrices. Je fais du business dans un pays, mais je produit dans un autre. Sauf qu’aujourd’hui, elles peuvent choisir où enregistrer leur profit !
Il y a des projets de "lissage" pour répartir les gain, mais aussi les couts de production. Il faut une consolidation mondiale et une règle de répartition des bénéfices. L'OCDE travaille dessus, l'ACIS, et l'ACCIS était un projet européen mais repoussé par la France et l'Allemagne qui y trouve donc leur compte. Des petits pays comme les Pays Bas perdront 30% de leur IS, car l'activité ne se trouve pas dans ce pays.
"La première sécurité est la liberté"
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 2.
Si cela respecte "correctement la cohérence des caches, et en s'arrangeant pour respecter les mappings de la MMU." ce n'est pas simple du tout.
Je propose simplement de rajouter un bloc de calcul à coté de l'ALU qui soit un FPGA. L'intéret est que l'état (les donnés, les registres) sont géré par le CPU, ce qui enlève 90% de la complexité. Par contre, cela met une contrainte énorme sur la vitesse du bloc et sur ce qui l'est possible de faire (pas de stoquage d'information, sauf pipeline)
En gros, ton ALU simple prend 2 entrées en provenance de la mémoire ou des registres et une sortie qui sera redirigé. Le FPGA a les mêmes IOs, mais il est programmable ainsi le cpu peut avoir une instruction spécialisée (cf les 4 instructions AES d'intel, etc…).
"La première sécurité est la liberté"
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 4.
C'est totalement impensable d'utiliser un composant externe. On ne tourne plus à 30Mhz de nos jours.
"La première sécurité est la liberté"
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 4.
Si tu regardes bien, c'est un CRC bien précis (polynomial 11EDC6F41H), et l'instruction ne sert à rien pour un autre polynôme. Avec un bout de FPGA tu peux faire ce que tu veux.
Pas dans leurs accélérateurs hardware. (ex: https://coral.withgoogle.com/products/accelerator/ )
Oui mais ce n'était pas vraiment le cas jusqu'à présent. Par exemple, le load multiple est très récent (un vecteur d'adresse pour un vecteur de résultat, et non une seul adresse pour chargé 4 valeurs). Idem pour les fonctions de réduction, comme additionner les 4 valeurs d'un même vecteur entre elles.
"La première sécurité est la liberté"
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 4.
Justement, open risc est à la mode, donc ajouté plusieurs opération "FPGA" doit maintenant être possible. Cela serait génial d'ajouter la gestion du multicycle et du pipeline.
Il y a plein d'instructions spécialisées comme des CRC, des hash, toutes ne peuvent pas être dans un jeu d'instruction. Si j'ai bien compris le principe de tensorflow de google, ils ont simplement ajouter à un jeu d'instruction vectoriel, un jeu d'instruction matriciel (le vecteur de 4 peut aussi être une matrice 2*2)
"La première sécurité est la liberté"
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 4.
non, les coeurs sont séparés.
"La première sécurité est la liberté"
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 4.
Oula rien à voir. Les cpu softcore sont géniaux pour tout ce qui est "Control lent" et complexe, type méga grosse machine d'état. D'ailleurs d'un point de vue hardware, elle pourrait être plus rapide mais pas forcément plus petit qu'un softcore + son programme. (mon premier stage de conception en 2000 était justement de remplacer une machine d'état par un petit risc, on est passé de 7k portes à 3k.)
Non, je pensais à l'inverse : tu prends un CPU classique Leon ou OpenRisc. Je suis persuadé qu'il existe des opcodes libres pour de futurs extension, ainsi tu rajoutes quelques instructions. Celles-ci sont réalisées par un bloc FPGA dans le CPU qui est à coté de l'ALU et du load/store. En gros, au lieu d'avoir un bloc externe complexe, tu as simplement un nouveau bloc d'opération. Dans ton cas simple, tu peux ainsi faire des pack/unpack dédié pour un processeur réseau par exemple. L'idée est de faire le cœur de calcul dans le FPGA et laisser gérer le reste par le cpu (IO, MUL, LOAD/STORE).
L'énorme contrainte est que ton FPGA doit être assez rapide pour ne pas trop ralentir le reste du CPU. Si ton pack/unpack prend 5 cycles cpu, mais 1 avec ton FPGA, si le FPGA est 5 fois plus lent, c'est inutile.
Je pense toujours qu'une instruction dédiée est toujours plus efficace qu'un "core" externe : pas de communication en plus, pas de code OS spécialisé. Il suffit de faire générer la bonne instruction assembleur par le compilateur. Un "driver" ne serait utile que pour changer le contenu du FPGA.
"La première sécurité est la liberté"
[^] # Re: projet qui déchire ?
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 3.
Menta est une boite française à ce que je vois. Elle marche bien ?
"La première sécurité est la liberté"
[^] # Re: projet qui déchire ?
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 8.
Des associés, cela se trouve. Partir à 2, même 2 techniques est toujours mieux que d'être seul.
"La première sécurité est la liberté"
[^] # Re: chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 5.
Oui, j'imagine qu'il faut commencer par une chaîne logicielle complète avant de complexifier.
C'est vrai aussi que ton IP peut se tester dans un autre FPGA :)
Ton IP a plein d'application potentiel comme du hardware dédié programmable dans un SoC par exemple. Le problème est toujours le rapport entre prix/flexibilité/puissance de calcul exploitable : accès à la DRAM facile ou pas, accès à des IOs, accès des DMA, connectivité avec un cpu ou pas. D'ailleurs, je me demande si quelqu'un à déjà penser à faire un bloc de calcul de cpu à base de FPGA ou si c'est trop lent (avantage: pas d'IO dédié, pas de drivers d'OS dédié, partage de ressource utilisant les registres CPU déjà gérés).
"La première sécurité est la liberté"
# chip de test
Posté par Nicolas Boulay (site web personnel) . En réponse au journal k1g1 : le premier FPGA Libre…. Évalué à 9.
Il existe des programmes universitaires qui peuvent avoir accès à des fabrications de chip groupé. cf https://mycmp.fr/ L'idéal serait de bosser avec un labo pour faire un chip de démonstration (couplé avec un openrisc ?).
Au niveau de la cellule de FPGA, pourquoi ne pas avoir ajouter une "alu" c'est une des premières optimisations qui est ajouté, pour augmenter la vitesse des fonctions mathématiques.
"La première sécurité est la liberté"
[^] # Re: Prononciature
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Kernel Recipes 2019 : les supports des conférences sont en ligne. Évalué à 5.
C'est le problème aussi de confondre les linguistes avec l'académie française qui n'a aucune espèce de compétence scientifique dans la langue.
"La première sécurité est la liberté"
[^] # Re: Prononciature
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Kernel Recipes 2019 : les supports des conférences sont en ligne. Évalué à 4.
Vu les difficultés pour 3 bouts de réformes à s'imposer (en 92 ?), il faudrait refaire une orthographe plus phonétique avec des règles "carrés" uniforme. A l'époque, il avait essayé de "franciser" des orthographes étrangères (genre le "ph" en "f"), virer le "", etc…
Mais comme d'habitude, il y a eu la levé de bouclier de ceux qui en avait chier dans leur enfance et ne voulait pas perdre cette avantage compétitif qu'est la maîtrise de l'orthographe.
"La première sécurité est la liberté"
[^] # Re: Schyzophrénie.
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Payez vos journaux. Évalué à 4.
Non, cela n'a absolument rien à voir. Le SUV est une catégorie de voiture qui pollue plus qu'une berline pour le même usage.
Cela n'a absolument rien à voir avec le fait de dire que le marché ne peut pas supporter la sortie de la nouvelle Peugeot 2008.
"La première sécurité est la liberté"
[^] # Re: Schyzophrénie.
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Payez vos journaux. Évalué à 3.
c'est pas le sujet. Le sujet c'est BFM qui ralent d'un 4ième opérateur, ou d'une chaine de télé suplémentaire, alors que le problème ne viendrait pas à l'esprit pour n'importe quels autres produits.
"La première sécurité est la liberté"
[^] # Re: Schyzophrénie.
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Payez vos journaux. Évalué à 4.
C'est marrant aussi dans la bouche de BFM, quand il disait qu'un 4ième opérateur allait tuer les investissements, alors que l'inverse à eu lieu, ou encore lors de la création de nouvelles chaines de télé. Qui demanderait à l'état d'intervenir sur le marché automobile qui aurait trop de modèle à disposition ?
"La première sécurité est la liberté"
[^] # Re: Je paye mes journaux
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Payez vos journaux. Évalué à 3.
En tant que lecteur qu'est-ce que tu penses de ce genre d'outils pour financer les sites d'information :
https://www.macropaiement.com
"La première sécurité est la liberté"
[^] # Re: Heureux
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Elm sort en version 0.19.1. Évalué à 3.
C'est reasonml qui est un dérivé de ocaml avec une syntaxe plus proche de javascript. Il marche avec react :
https://www.imaginarycloud.com/blog/reasonml-react-as-first-intended/
"La première sécurité est la liberté"
[^] # Re: CNIL
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Nul n'est censé ignorer la loi. Évalué à 5.
Il y a aussi la série d'article de nextinpact :
https://www.nextinpact.com/news/106135-le-rgpd-explique-ligne-par-ligne-articles-1-a-23.htm
"La première sécurité est la liberté"
[^] # Re: Electron non merci
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Atom / VSCode. Évalué à 4.
Pas seulement. J'ai souvenir du transfert d'un objet c++ qui représentait un document à un objet en Java, le modèle java était 10x plus gros.
Cela peut s'expliquer par le boxing assez systématique en Java (structure tout seul avec un pointeur dessus, et non directement embarqué dans l'objet parent), donc plein de pointeur partout en plus.
"La première sécurité est la liberté"
# Pour quel langage ?
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Atom / VSCode. Évalué à 6.
En général, les éditeurs sont optimisés pour un langage en particuliers. Et ils sont entre pas top et pitoyable pour certain autre.
"La première sécurité est la liberté"