C'est un très bon bench !
Sauf qu'il est dédié à la plateforme x86. Il faudrait un gros programme qui n'a pas de #define en fonction de sa plateforme pour en faire un vrai bench.
L'exécution d'instructions dans le désordre a été introduite par le Pentium Pro dans le monde CISC, tandis qu'elle n'est apparue dans le monde RISC que bien plus tard, par exemple avec l'Alpha 21264 ou l'UltraSparc III.
Yep parce que les processeurs RISC n'ayant pas encore les poids des années et de la compatibilité n'en avait pas (encore) besoin.
Lorsque l'alpha à eu un core OO, il a pris 45 millions de transistors en +...
Il faut aussi préciser que, au delà des jeux d'instructions proprement dits, les processeurs actuels du monde x86 sont des RISCs qui se cachent : en effet, tous incorporent en réalité une étape de décodage des instructions x86 en micro-instructions de type RISC, plus faciles à éxécuter dans le désordre.
microinstruction, microcode, s'est pareil ! je persiste à insister : RISC/CISC qualifie le jeu d'instruction pas leur implémentation !
Cet discussion CISC contre RISC n'a plus aucun sens de nos jours. Elle n'incorpore même pas les jeux d'instruction VLIW qui commencent à apparaitre avec les processeurs de Transmeta ou l'Itanium d'Intel.
Et elle a une signification très claire pour une même architecture:
Pas forcément, car le bus mémoire ne change pas de vitesse (en général). Les P4 1,5 Ghz ou 3,06Ghz utilisent tous de base la RDRAM 800. Cela m'étonnerait que le 3,06 soit 2x plus rapide que le 1,5Ghz (sans tenir compte de l'hyperthreading évidement).
les processeurs x86 ont un coeur RISC et un front-end pour les instructions CISC x86
ça c'est du buz word. C'est l'ISA qui est CISC pas le processeur ! Car dans ce cas des processeurs RISC ont des coeurs CISC (cf DLX) !
des améliorations "CISC" comme la mémoire cache ou la prédiction de branches pour gagner en performances.
gni ? le rapport avec la choucroute ? RISC/CISC qualifie l'ISA pas la microarchitecture !
(la réalité est d'ailleurs que le SIMD vient du monde des DSP).
Perdu ! Cela vient des supercalculateurs "vectoriels" comme les Cray.
La distinction RISC/CISC se trouve encore dans le petit "embarqué". Les RISC se prêtent bien au "pipelining" des instructions contrairement au CISC.
C'est vrai.
On gagne donc en nombre d'instructions par cycle tout en gardant la même fréquence (5 - 30 Mhz) et presque la même consommation électrique (et c'est très IMPORTANT dans l'enfoui).
La phrase est ambigüe. Disons qu'à complexité égal, un processeurs RISC monte à plus haute fréquence (souvenez vous des premiers alpha).
Pour la consomation élèctrique, il y a d'autres facteurs qui rentre en jeu.
Le nombre élevé de registres dans le RISC est un plus dans la course au performance puisque on limite les accès mémoires dans des boucles de calculs.
C'est la conséquence du gain de place que l'on a en virant l'inutile. Mais ce n'est pas réservé au RISC. Il suffit de voir les nouveaux DSP texas qui ont des instructions, 16 32 48 bits... pour gagner en taille de code (un code ARM thumb est bien plus gros que du code "normal" x86).
Pourtant, les chips CISCs ne sont plus nécessairement les plus rapides !
Les CISC sont à prioris plus lent car il consacre + de silicium à des trucs pas vraiment utile contrairement au RISC (nue règle de 80-20, vaux mieux optimiser à fond 80% des instructions les plus utiliser que ce faire chier avec les 20% restant complexe et qui ralentissent tout)
M'enfin, les x86 déchirent tous en ce moment. Les Power 4 trichent au specint (durant les tâches mono-proc, les processeurs idle faisait des prefetch pour le caches L3 !), les SPARC64 ne sont toujours pas disponibles.
Un CPU CISC aura besoin d'une seule instruction (donc d'un cycle) pour effectuer une divison tandis que le RISC aura besoin de 50
RISC:
- On veut un cycle par instruction.
Mouais, sauf quand c'est pas le cas : genre les instructions fpu sparc qui prenne 3 cycles par instructions.
Il reste juste 2 choses : mots d'instructions de taille fixe (pour simplifer le decode et le fetch), nombre de cycles par instructions de durés fixes (évite des microcodes à la mord moi le noeud)
Dans les commentaires de slashdot, il est question d'un changement de régime mais l'effet n'est pas retroactif (c'est inconstitutionel en France sauf pour le fiscal). D'où les restes de 50 ans.
Je serais curieux de voir si l'EU va céder ou pas.
Les américains avaient étendu la période en même temps qu'il votait le DMCA.
Au fait, il n'y a pas d'historien dans la salle ?
Pourrait-il nous rappeler les débats qui ont fait le droit de copyright : les reflexions sur la nécessité de la copie privé, sur le droit de citation, sur le passage au domaine publique, ... ? Enfin tous ce qui a été pensé dessus à l'origine.
Surtout que le P4 inclue le SSE2 que n'a pas l'Athlon (SIMD avec des doubles).
La comparaison Pentium et 486 est pas mal non plus, l'explication est donné avec les caches alors que c'est l'utilisation de 2 pipelines qui accélèrent les traitements (superscalair 2-way)!
C'est netbsd qui tournait sous Dreamcast. L'interret de la chose ne peut se faire sans le module réseau maintenant introuvable ou plus chère que la console.
La protection de la XBOX consiste à tout crypter de partout. Il y une ROM qui load le boot uniquement si le hash de ce boot correspond à celui de la ROM. La fonction de hash (TEA ?) ayant une fablesse, l'eeprom est modifiable pour sauter à un endroit non vérifié par le hash.
Ensuite ce bios load des fichiers binaires signés par MS et vérifier par le bios. La clef est stoqué dans une autre mémoire et a été décodé (merci la sécurité par l'obscurité :).
Il y aussi une clef sur le disque IDE pour le vérouiller qui est unique pour chaque console (il est donc impossible d'échanger les disques entre console sans bidouilles).
Bref, est-ce un petit teste technologique pour tester des bouts de palladium ?
Pour avoir essayer d'installer sourceforge et savannah, je comprends mieux l'interret d'un tel projet :) Car c'est vraiment le point noir de ces softs !
Donc 43% d'un athlon 2400+ == 1032+ (rating P4). Donc un athlon/duron(?) 1 Ghz devrait suffir ? Est-ce un codec qui utilise les nombres flottants ? (genre un C3 serait pourri ou pas ?)
Pour se débarrasser des stocks, on les brade sur les marchés africains.
Cela fait drôle d'entendre un africain dire qu'ils n'ont pas les moyens de produire à si bas coût ! D'habitude, ce sont les pays riches qui se plaignent des couts bas de production des pays pauvres.
Résultat, toute tentative d'agriculture africains est reduité a néant et empèche de laisser les richesses dans le pays.
[^] # Re: Une nouvelle mesure: MLCPS
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 2.
Sauf qu'il est dédié à la plateforme x86. Il faudrait un gros programme qui n'a pas de #define en fonction de sa plateforme pour en faire un vrai bench.
"La première sécurité est la liberté"
[^] # Re: N'importe quoi
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 1.
Yep parce que les processeurs RISC n'ayant pas encore les poids des années et de la compatibilité n'en avait pas (encore) besoin.
Lorsque l'alpha à eu un core OO, il a pris 45 millions de transistors en +...
Il faut aussi préciser que, au delà des jeux d'instructions proprement dits, les processeurs actuels du monde x86 sont des RISCs qui se cachent : en effet, tous incorporent en réalité une étape de décodage des instructions x86 en micro-instructions de type RISC, plus faciles à éxécuter dans le désordre.
microinstruction, microcode, s'est pareil ! je persiste à insister : RISC/CISC qualifie le jeu d'instruction pas leur implémentation !
Cet discussion CISC contre RISC n'a plus aucun sens de nos jours. Elle n'incorpore même pas les jeux d'instruction VLIW qui commencent à apparaitre avec les processeurs de Transmeta ou l'Itanium d'Intel.
Yep ! Les dsp TI aussi (vliw 8 voix)
"La première sécurité est la liberté"
[^] # Re: AMD et INTEL optent pour des technologies opposées.
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 0.
Tu parles de quoi là, CISC ou RISC ?
C'est généralement vrai en RISC. C'est plus rarement vrai en CISC.
Un instruction peut prendre 30, 40, 50 cycles si elle est complexe.
Div flottant ou sin qui n'existe pas en RISC en général.
De plus, les opérations de base prenne presque toujours plus d'un cycle d'horloge.
Heureusement que non !
"La première sécurité est la liberté"
[^] # Re: L'intérêt de la fréquence
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 1.
Pas forcément, car le bus mémoire ne change pas de vitesse (en général). Les P4 1,5 Ghz ou 3,06Ghz utilisent tous de base la RDRAM 800. Cela m'étonnerait que le 3,06 soit 2x plus rapide que le 1,5Ghz (sans tenir compte de l'hyperthreading évidement).
"La première sécurité est la liberté"
[^] # Re: N'importe quoi
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 1.
Je considérais que 20% des instructions prennait 80% des ressources hardware comme dans l'exemple
ADD [r1 +r2 +8] [r2+r3 +4]
M'enfin, c'est l'idée.
"La première sécurité est la liberté"
[^] # Re: N'importe quoi
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 4.
ça c'est du buz word. C'est l'ISA qui est CISC pas le processeur ! Car dans ce cas des processeurs RISC ont des coeurs CISC (cf DLX) !
des améliorations "CISC" comme la mémoire cache ou la prédiction de branches pour gagner en performances.
gni ? le rapport avec la choucroute ? RISC/CISC qualifie l'ISA pas la microarchitecture !
(la réalité est d'ailleurs que le SIMD vient du monde des DSP).
Perdu ! Cela vient des supercalculateurs "vectoriels" comme les Cray.
La distinction RISC/CISC se trouve encore dans le petit "embarqué". Les RISC se prêtent bien au "pipelining" des instructions contrairement au CISC.
C'est vrai.
On gagne donc en nombre d'instructions par cycle tout en gardant la même fréquence (5 - 30 Mhz) et presque la même consommation électrique (et c'est très IMPORTANT dans l'enfoui).
La phrase est ambigüe. Disons qu'à complexité égal, un processeurs RISC monte à plus haute fréquence (souvenez vous des premiers alpha).
Pour la consomation élèctrique, il y a d'autres facteurs qui rentre en jeu.
Le nombre élevé de registres dans le RISC est un plus dans la course au performance puisque on limite les accès mémoires dans des boucles de calculs.
C'est la conséquence du gain de place que l'on a en virant l'inutile. Mais ce n'est pas réservé au RISC. Il suffit de voir les nouveaux DSP texas qui ont des instructions, 16 32 48 bits... pour gagner en taille de code (un code ARM thumb est bien plus gros que du code "normal" x86).
"La première sécurité est la liberté"
# Re: Pourquoi tant de haine.
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Pourquoi tant de haine.. Évalué à 2.
Tu t'es planté, ton commentaire ne vaut en effet rien. Mais il n'est question que du commentaire.
"La première sécurité est la liberté"
[^] # Re: AMD et INTEL optent pour des technologies opposées.
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 7.
"La première sécurité est la liberté"
[^] # Re: N'importe quoi
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 10.
Les CISC sont à prioris plus lent car il consacre + de silicium à des trucs pas vraiment utile contrairement au RISC (nue règle de 80-20, vaux mieux optimiser à fond 80% des instructions les plus utiliser que ce faire chier avec les 20% restant complexe et qui ralentissent tout)
M'enfin, les x86 déchirent tous en ce moment. Les Power 4 trichent au specint (durant les tâches mono-proc, les processeurs idle faisait des prefetch pour le caches L3 !), les SPARC64 ne sont toujours pas disponibles.
Un CPU CISC aura besoin d'une seule instruction (donc d'un cycle) pour effectuer une divison tandis que le RISC aura besoin de 50
L'exemple est mal choisi mais c'est l'idée.
En CISC tu peux faire:
ADD [R1 + R2 + 8] [R2 + R3 + 4] (opération mémoire mémoire)
En RISC, tu auras :
ADD R1 R2 R4
ADD R4 #8 R4
ADD R2 R3 R5
ADD R5 #4 R6
LOAD [R5] R7
LOAD [R6] R8
ADD R7 R8 R9
STORE R9 [R6]
Mais personne n'utilise ses adressages complexes.
RISC:
- On veut un cycle par instruction.
Mouais, sauf quand c'est pas le cas : genre les instructions fpu sparc qui prenne 3 cycles par instructions.
Il reste juste 2 choses : mots d'instructions de taille fixe (pour simplifer le decode et le fetch), nombre de cycles par instructions de durés fixes (évite des microcodes à la mord moi le noeud)
nicO, f-cpuer
"La première sécurité est la liberté"
[^] # Re: Presley, Thelonious Monk, Miles Davis, Maria Calas dans le domaine public
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Presley, Thelonious Monk, Miles Davis, Maria Callas dans le domaine public. Évalué à 3.
"La première sécurité est la liberté"
# Re: Presley, Thelonious Monk, Miles Davis, Maria Calas dans le domaine public
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Presley, Thelonious Monk, Miles Davis, Maria Callas dans le domaine public. Évalué à 4.
Les américains avaient étendu la période en même temps qu'il votait le DMCA.
Au fait, il n'y a pas d'historien dans la salle ?
Pourrait-il nous rappeler les débats qui ont fait le droit de copyright : les reflexions sur la nécessité de la copie privé, sur le droit de citation, sur le passage au domaine publique, ... ? Enfin tous ce qui a été pensé dessus à l'origine.
"La première sécurité est la liberté"
[^] # Re: N'importe quoi
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 8.
Surtout que le P4 inclue le SSE2 que n'a pas l'Athlon (SIMD avec des doubles).
La comparaison Pentium et 486 est pas mal non plus, l'explication est donné avec les caches alors que c'est l'utilisation de 2 pipelines qui accélèrent les traitements (superscalair 2-way)!
"La première sécurité est la liberté"
[^] # Re: Concours de programmation de jeu libre pour la fête de l'Internet
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Concours de programmation de jeu libre pour la fête de l'Internet. Évalué à 9.
"La première sécurité est la liberté"
[^] # Re: Vente liée
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche XBOX Linux : l'identité du généreux donateur révélée. Évalué à -1.
Les autres consoles n'ont pas ce genre de protection que je sache.
Pour lancer un programme, la console vérifie avant la signature du binaire.
"La première sécurité est la liberté"
[^] # Re: XBOX Linux : l' identité du généreux donateur ré
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche XBOX Linux : l'identité du généreux donateur révélée. Évalué à 2.
Il a existé un premier mod chip issue de l'orignal et modifié. Maintenant, ils ont leur ROM toute propre.
"La première sécurité est la liberté"
[^] # Re: XboX avec Linux, pas aussi simple !
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche XBOX Linux : l'identité du généreux donateur révélée. Évalué à 10.
cf www.notcpa.org
"La première sécurité est la liberté"
[^] # Re: XboX avec Linux, pas aussi simple !
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche XBOX Linux : l'identité du généreux donateur révélée. Évalué à 10.
La protection de la XBOX consiste à tout crypter de partout. Il y une ROM qui load le boot uniquement si le hash de ce boot correspond à celui de la ROM. La fonction de hash (TEA ?) ayant une fablesse, l'eeprom est modifiable pour sauter à un endroit non vérifié par le hash.
Ensuite ce bios load des fichiers binaires signés par MS et vérifier par le bios. La clef est stoqué dans une autre mémoire et a été décodé (merci la sécurité par l'obscurité :).
Il y aussi une clef sur le disque IDE pour le vérouiller qui est unique pour chaque console (il est donc impossible d'échanger les disques entre console sans bidouilles).
Bref, est-ce un petit teste technologique pour tester des bouts de palladium ?
"La première sécurité est la liberté"
# Bonne idée !
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Participez à GFORGE !. Évalué à 10.
Pour avoir essayer d'installer sourceforge et savannah, je comprends mieux l'interret d'un tel projet :) Car c'est vraiment le point noir de ces softs !
J'espère aussi que cela ne va pas trop ramer.
En tout cas, le projet a l'air très dynamique.
"La première sécurité est la liberté"
[^] # Re: Participez à GFORGE !
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Participez à GFORGE !. Évalué à 0.
"La première sécurité est la liberté"
[^] # Re: Tiens je me reveille....
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Tiens je me reveille..... Évalué à 3.
"La première sécurité est la liberté"
# Re: Adoption de l'EUCD retardée
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Adoption de l'EUCD retardée. Évalué à 10.
Comme d'habitude, je serais assez heureux de connaitre leur méthode de calcul des pertes.
"La première sécurité est la liberté"
[^] # Re: Prix !
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Le premier "Hot Spot" Wi-Fi à La Défense. Évalué à 0.
Nerim disait sur leur site qu'il ne pouvait pas faire d'offre 1024/128 car le 128kb d'upload limiterait forcement le download.
"La première sécurité est la liberté"
[^] # Re: Linux VDR : le magnétoscope numérique sous Linux
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Linux VDR : le magnétoscope numérique sous Linux. Évalué à 1.
"La première sécurité est la liberté"
[^] # Re: Ces brevets qui tuent.
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Ces brevets qui tuent.. Évalué à 3.
Pour se débarrasser des stocks, on les brade sur les marchés africains.
Cela fait drôle d'entendre un africain dire qu'ils n'ont pas les moyens de produire à si bas coût ! D'habitude, ce sont les pays riches qui se plaignent des couts bas de production des pays pauvres.
Résultat, toute tentative d'agriculture africains est reduité a néant et empèche de laisser les richesses dans le pays.
"La première sécurité est la liberté"
[^] # Re: Prix !
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Le premier "Hot Spot" Wi-Fi à La Défense. Évalué à 2.
512 k ADSL : ~45 eur.
128 k ADSL : ~30 eur.
Le prix du cable sont un peu moins chère.
Sauf chez free où ils font le 512 à 30 eur.
"La première sécurité est la liberté"