Sortie de Yosys Open Synthesis Suite 0.8

Posté par (page perso) . Édité par ZeroHeure, Davy Defaud, palm123, Trollnad Dump et BAud. Modéré par ZeroHeure. Licence CC by-sa.
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oct.
2018
Matériel

L’annonce a été faite mardi 16 octobre par W. Clifford : la version 0.8 de Yosis, un logiciel libre de synthèse Verilog est sortie.

Dans le processus de développement FPGA/ASIC la synthèse est l’étape de conversion du modèle matériel simulé en « netlist RTL », d’où l’on peut dériver le circuit réel.

Journal HiFive1: Un Arduino à 320Mhz entièrement libre pour 2017

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nov.
2016

À l'heure où j'écris ces lignes a lieu le 5 ème workshop sur jeux d'instruction libre (ISA Risc-V au campus google à Mountain View.

Et c'est à cette occasion qu'est présenté la carte HiFive1 composée d'un microcontrôleur Freedom Everywhere 310 (FE310) à cœur SiFive (utilisant le jeux d'instructions Risc-V). Une carte compatible Arduino mais 10 fois plus puissante et entièrement libre, jusqu'au silicium.

La description hardware en Chisel/Verilog est disponible sur github et il est possible de simuler intégralement le (...)

Forum Linux.général Utiliser les Asic Miner pour faire du sha256 (avec n'importe quel software)

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avr.
2016

Voila ça fait un moment que je me dis que c'est très con de se priver de ces joujoux fort efficace que sont les Asic Miner (servant au minage de bitcoin, basé sur un jeu de brute force de sha256).
En effet les processeurs des Raspberry Pi sont assez mauvais (6,6Mb/s pour faire du sha256 avec le RPI 2) se qui rend certains logiciels difficilement utilisable (entre autre syncthing que je suis en train d'essayer et qui prend plus (...)