Un ASIC conçu intégralement avec des logiciels libres

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73
16
juin
2019
Matériel

Un ASIC (application‐specific integrated circuit, en anglais) est un circuit intégré d’électronique numérique conçu pour une application spécifique et qui ne peut être modifié une fois produit. Un ASIC est à mettre en opposition avec le FPGA qui lui est un circuit intégré d’électronique numérique que l’on peut reconfigurer à l’infini.

Les FPGA sont très liés aux ASIC. En effet, la plupart des outils utilisés en FPGA pour la synthèse HDL, la preuve formelle, le placement routage ou l’analyse des timings sont les mêmes que ceux à destination des ASIC. Seules les bibliothèques et les configurations changent. La grosse différence (de taille) avec les FPGA c’est que l’ASIC n’est pas reconfigurable, et les « frais d’initialisation » sont très élevés. Les délais de production sont également très longs (on parle en trimestres voire en semestres de délais).

Avec de telles contraintes, on comprend pourquoi les développeurs ne se mouillent pas trop avec des logiciels exotiques et restent sur ceux qu’ils connaissent. Vu les tarifs de production, le coût des licences des logiciels est assez négligeable. Pourquoi « grenouiller » avec des outils libres dans ce cas ?

Toutes ces contraintes n’ont pas découragé Tim Edwards de se lancer intégralement avec des outils libres dans la conception et la fabrication d’un microcontrôleur.

WaveDrom

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59
25
mai
2019
Technologie

La nouvelle est tombée cette semaine sur la liste de diffusion du projet. La version 2.1.0 de WaveDrom vient de sortir.
Logo de WaveDrom
WaveDrom est un « standard » JavaScript permettant de décrire des chronogrammes sous forme de texte. La bibliothèque JavaScript se chargeant de convertir cette description texte en image SVG.

Sortie de la version 1.1 de Cocotb

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29
26
jan.
2019
Matériel

Voici une excellente nouvelle pour la conception des composants électroniques numériques : la version 1.1 de Cocotb est sortie, la nouvelle vient de tomber sur la liste de diffusion de Cocotb.

C’est une grande nouvelle pour cette bibliothèque Python de co‐simulation HDL, sous licence BSD modifiée. En effet, malgré le travail de cinquante contributeurs, elle était bloquée dans sa version 1.0 depuis plus de quatre ans maintenant. La nouvelle organisation qui vient d’être mise en place devrait garantir la pérennité de Cocotb.

Journal 2019, l’année de la libération des FPGA ?

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54
16
jan.
2019

En matière de liberté le monde du FPGA est resté dans les années 90. Une époque obscure où l’on cachait le mode de fonctionnement des logiciels, où il fallait signer des accords de non divulgation (NDA) avant de pouvoir simplement utiliser un logiciel. Une époque où l’on croyait encore que la sécurité par l’obfuscation était le summum de l’état de l’art pour sécuriser et protéger son logiciel et ses données. Mais il est possible que les nouvelles de sorties de (...)

Journal Raspberry-Pi entre dans la fondation Risc-V

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15
9
jan.
2019

Cher journal,

Pour faire suite à la dépêche sur l'année de la libération des microprocesseurs, voici une nouvelle petite information concernant le jeux d'instructions libre RISC-V : Raspberry-Pi entre dans la fondation RISC-V.

La prochaine raspberry-pi sera-t-elle à base de Risc-V ?

Voila une info qui boostera peut-être la liberté des processeurs. Peut-être que l'année 2019 sera celle du RISC-V sur le desktop, à moins que ça soit dans le salon car on voit plus souvent la (...)

2018, l’année de la libération des processeurs ?

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71
23
déc.
2018
Matériel

2018 aura été l’année du RISC-V. Ce jeu d’instructions libre existait bien sûr avant 2018, puisqu’il a été créé en 2010, mais c’est véritablement en 2018 qu’il aura pris son envol.

Entendons‐nous bien, le RISC-V, pour Reduced Instructions Set Computing version V, n’est pas un microprocesseur. C’est une définition du jeu d’instructions ainsi que des registres internes du processeur. Bref, cela doit être vu comme une standardisation open‐source du langage d’un processeur. Libre aux fondeurs de développer leurs architectures de processeur compatible RISC-V. Il définit les instructions assembleur et leurs formats (codage) mais il ne définit pas le nombre d’étages de pipelines, comment est gérée la prédiction de branche ni le format de bus de données et d’instructions. Tout cela relève de l’implémentation.

Journal Enfin un maire qui a la tête sur les épaules

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24
28
oct.
2018

Cher journal,

Une nouvelle radiophonique me met en joie ce dimanche soir, un maire a enfin pris une vrai disposition concernant les chasseurs : Forcer les promeneurs en forêt à porter un gilet jaune.
Timide reconnaissance d'un vrai problème, personnellement j'aurai plutôt forcé ces inconscients à porter un gilet pare balle (acquis à leur frais bien sûr).
Non mais c'est vrai quoi, ils y en a même qui osent aller en forêt avec des enfants. Après tout les chasseurs portent (...)

Sortie de Yosys Open Synthesis Suite 0.8

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36
24
oct.
2018
Matériel

L’annonce a été faite mardi 16 octobre par W. Clifford : la version 0.8 de Yosis, un logiciel libre de synthèse Verilog est sortie.

Dans le processus de développement FPGA/ASIC la synthèse est l’étape de conversion du modèle matériel simulé en « netlist RTL », d’où l’on peut dériver le circuit réel.

Journal Risc-V est prêt pour le desktop™ !

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46
28
sept.
2018

Cher journal,

Savais tu que le set d'instructions libre Risc-V promu par ARM est désormais desktop ready™ ?

En effet, c'est WesternDigital qui vient de publier un tutoriel pour compiler la meilleur suite de logiciels connue pour le desktop : Fedora Gnome !
Le tuto cible un processeur U540 (4 cœurs 64bits U54 et 1 cœur E51) produit par SiFive. Si tu es pauvre tu pourras faire tourner cet OS desktop-ready avec Qemu.

Mais si tu es riche tu pourras (...)

Verilator 4.002

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29
24
sept.
2018
Matériel

La version 4.002 de Verilator a été annoncée à la conférence ORConf2018 en Pologne.

Verilator est sans conteste le simulateur HDL open source le plus rapide du « marché ». Il permet de simuler des porte‐grammes écrits en Verilog synthétisable.

Le nouveau logo de Verilator

Journal TapTempo en Scala

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21
23
juil.
2018

Le sujet TapTempo est très intéressant pour apprendre un nouveau langage de programmation. En effet, il est beaucoup plus complet qu'un simple Hello World ! Il nous impose de se plonger dans les arcanes du langage et de ses outils pour gérer le temps, l'affichage mais aussi les arguments de la ligne de commande ou les structures «complexe» comme les listes ou les buffers.

Bon évidemment, quand il s'agit d'un langage de description hardware comme présenté la dernière fois avec (...)

Journal «Understand the fact» la campagne de Arm contre le set d'instructions libre Risc-V

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50
10
juil.
2018

Cher journal,

As-tu aimé la campagne de microsoft «Get the facts» contre Linux ?

Alors tu aimeras certainement la campagne «Understand the facts» de la société Arm contre Risc-V ;)

Risc-V est un set d'instructions libre pour processeur appelé aussi ISA (Instruction Set Architecture).

C'est la base d'un processeur, ce qui est nécessaire au compilateur pour générer un exécutable. À partir de ce set d'instructions, un concepteur de silicium / designer fpga peut créer un cœur (...)

Journal Intégration de TapTempo-Chisel sur APF27

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22
23
mai
2018

Dans un premier journal je décrivais le «core» de TapTempoChisel. Passons maintenant à l'intégration sur un vrai FPGA physique.

J'ai choisi pour cela une carte APF27 de chez armadeus. Cette carte possède un FPGA Spartan3A de chez Xilinx mais elle possède également un microprocesseur i.MX27 permettant de faire tourner Linux. La philosophie de la carte étant d'avoir une zone «en friche» avec le FPGA permettant d'ajouter des périphériques sur mesure.

Périphérique que nous allons construire avec le projet TapTempo. Le (...)

Journal Un composant électronique TapTempo avec Chisel3

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56
15
avr.
2018

Le «défi» TapTempo est un peu en train de faiblir je trouve. Du coup je vous propose un nouveau langage pour réaliser TapTempo : Chisel. Et pour être plus précis, la version 3 de Chisel.

Contrairement à tous les langages proposés jusqu'ici, Chisel ne permet pas de réaliser un programme qui sera exécuté par une machine réelle ou virtuelle. Chisel permet de décrire l'architecture de la machine elle-même !

C'est ce qu'on appelle un langage de description matériel ou HDL (...)

SymbiFlow, vers la synthèse libre pour la Série 7 de Xilinx

30
2
jan.
2018
Matériel

N. D. M : Le Verilog HDL est un « langage de description matériel de circuits logiques en électronique », le FPGA est un « circuit intégré logique qui peut être reprogrammé », Xilinx une entreprise américaine de semi‐conducteurs, et le bitstream est utilisé pour décrire une configuration à charger dans un FPGA.

Comme le projet IceStorm qui permet de générer des bitstreams à partir du Verilog vers les FPGA ICE40 de Lattice est maintenant très avancé, W.Clifford se lance avec d’autres dans la rétro‐ingénierie des FPGA de la Série 7 de Xilinx.

Pour cela, un nouveau projet nommé SymbiFlow est créé pour fédérer les différents outils permettant de développer autour des FPGA de Xilinx. L’objectif à terme étant d’intégrer également les ICE40 à SymbiFlow.

Le projet inclut un sous‐projet nommé sobrement Project X-Ray permettant de documenter les différents éléments du FPGA Artix7 sous forme de carte en ASCII et HTML. Ce sous‐projet vise également à fournir des outils permettant de piloter Vivado avec des designs simplistes pour sortir des statistiques sur les bitstreams générés et approfondir la documentation.

Un des gros changements de SymbiFlow par rapport à Icestorm est la volonté de migrer le placement‐routage de Arachne-pnr vers VPR. Un sous‐projet de VTR développé depuis bien plus longtemps que Arachne-pnr.

Vu le succès remporté par le projet IceStorm, avec la quasi totalité des FPGA ICE40 documentés ainsi que leurs timings, on peut espérer voir arriver rapidement une chaîne de développement libre pour les FPGA de la Série 7 de Xilinx. Et voir ainsi le développement open source sur FPGA devenir une réalité.